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    • 专利摘要:
    本發明提供一種靜態隨機存取記憶體，為七顆鰭狀電晶體架構，其使用獨立閘極超高臨界電壓的鰭狀場效電晶體，達到類似堆疊性質以消除讀取干擾以及半選取干擾，同時使用保持電路和讀取電壓控制，來降低讀取時位元線上的漏電流。再者，能有效解決先前技術使用六顆電晶體的SRAM架構，操作於較低電壓下，容易發生讀取錯誤的問題。
    公开号:TW201317991A
    申请号:TW100138258
    申请日:2011-10-21
    公开日:2013-05-01
    发明作者:Ching-Te Chuang；Yin-Nien Chen；Chien-Yu Hsieh；Ming-Long Fan；Pi-Ho Hu；Pin Su
    申请人:Univ Nat Chiao Tung；
    IPC主号:G11C11-00
    专利说明:
    獨立閘極控制靜態隨機存取記憶體
    本發明係有關一種靜態隨機存取記憶體，特別是指一種使用獨立閘極控制的鰭狀場效電晶體來達到無干擾特性的靜態隨機存取記憶體。
    現今各類硬體、通訊、消費性電子產品及微處理器都須要嵌入式記憶體來做儲存，如靜態隨機存取記憶體(Static Random Access Memory,SRAM)。隨著對尺寸縮小的要求更加嚴格，當半導體業界將半導體元件(CMOS場效電晶體)製程開始微縮至20nm，傳統平面式CMOS達到物理上繼續微縮的極限後，鰭狀場效電晶體(FinFET)成為是下一世代極有潛力的競爭者。鰭狀場效電晶體可增強閘極對通道之控制能力，因此有較佳短通道效應(Short Channel Effect)、較好的Ion/Ioff電流比值、較好的次臨界擺幅、較小的漏電流以及較佳的變異免疫能力，故成為未來世代發展的趨勢。而SRAM(靜態隨機存取記憶體)尤其為所有內嵌式記憶體中最重要且佔最大比例，因此使用鰭狀場效電晶體，可使半導體晶片尺寸大幅縮小，以及有效降低每一邏輯閘所需功率。
    如第1圖所示，為先前技術之六顆電晶體(6T)之靜態隨機存取記憶體之示意圖，6T靜態隨機存取記憶體，係包含複數個記憶胞，在此以四個記憶胞10a、10b、10c及10d為例說明，其中每一記憶胞的結構皆相同，在此以記憶胞10a為例，來進一說明細部結構，其包含一交叉耦接之第一反相器12及第二反相器14、第一通閘電晶體28及第二通閘電晶體30。其中反相器12之儲存節點16直接連接至反相器14之一P型電晶體18及一N型電晶體20之閘極。反相器14之儲存節點22直接連接至反相器12之一P型電晶體24及一N型電晶體26之閘極。反相器12之N型電晶體26的源極耦接至地，反相器12之P型電晶體24的源極耦接至記憶胞之供應電壓(Vcs)。反相器14之N型電晶體20的源極耦接至接地，反相器14之P型電晶體18的源極耦接至記憶胞之供應電壓(Vcs)。其中將至少二共通字元線，如WL1及WL2，WL1連接同一水平方向的此些記憶胞10a及10b，WL2及連接同一水平方向的此些記憶胞10c及10d之第一通閘電晶體28及第二通閘電晶體30。在讀取或寫入反相器12之儲存節點16時，係由WL1或WL2打開，以控制第一通閘電晶體28來進行動作，其中，第一通閘電晶體28連接至位元線(BL1或BL2)。在讀取或寫入反相器14之儲存節點22時，係由WL1或WL2打開，以控制第二通閘電晶體30來進行動作，其中，第二通閘電晶體30連接至互補位元線(BR1或BR2)。第一通閘電晶體28及第二通閘電晶體30由共通字元線(WL1或WL2)所控制。以被選取的記憶胞10a進行讀取為例說明，當記憶胞進行讀取或寫入前，BL1及BR1會預先充電至高電位為1，而當記憶胞10a進行讀取或寫入時，BL1及BR1是floating狀態。若反相器12之儲存節點16的儲存資料為0，反相器14之儲存節點22的儲存資料為1之狀態下，由WL1同時打開第一通閘電晶體28及第二通閘電晶體30，藉由反相器12之N型電晶體26之放電路徑使得在儲存節點16為0的情況下BL1被成功放電，而BR1維持一高電位，因此資料可成功被讀取。然而，此6T靜態隨機存取記憶體於讀取時，會產生兩個嚴重的問題，第一，由於WL1同時開啟同一水平方向的記憶胞10a及10b，因此未被選擇讀取的此些記憶胞10b即會有漏電流現象，造成鄰近儲存資料"0"的位元線有discharge的可能性，甚至進而將儲存的資料翻掉(flipped the data)造成之後讀取此cell時資料讀取錯誤。第二，記憶胞10a之第一通閘電晶體28及第二通閘電晶體30皆為開啟狀態時，第一通閘電晶體28與反相器12之N型電晶體26會形成分壓電路，而原本儲存節點16為0的情況會有一個電壓形成(Read Disturb)，當儲存節點16的節點電壓再加N型電晶體26上的雜訊干擾時，操作於低電壓下，就很容易大於反相器14之臨界反轉電壓(Trip Voltage)，因此反相器14內存資料就會被改寫而造成資料讀取錯誤的問題。
    為了改善上述6T靜態隨機存取記憶體因漏電流、雜訊問題及操作於低電壓下會造成資料讀取錯誤的問題，請一併參閱第2圖，為6T交叉點結構(6T-Column-Decoupled)靜態隨機存取記憶體，其與6T靜態隨機存取記憶體差異是在於：沿著同一垂直方向的複數記憶胞新增一位元選擇線，在此為配合6T靜態隨機存取記憶體架構，故位元選擇線以數量為二，BS1及BS2為例。在此，以被選取的記憶胞10a進行讀取為例說明，當讀取時，由於BS1係連接第一通閘電晶體28及第二通閘電晶體30的背閘極，WL1係連接第一通閘電晶體28及第二通閘電晶體30的前閘極，於讀取時，只有被選到的記憶胞10a，其第一通閘電晶體28及第二通閘電晶體30的前、後閘極會被導通，才進行讀取的動作，如此可改善6T靜態隨機存取記憶體於讀取時，記憶胞10b漏電流嚴重的問題。惟，於讀取時，WL1是同時將同一水平方向的記憶胞10b之第一通閘電晶體28及第二通閘電晶體30的前閘極全都導通，且BS1同時將同一垂直方向的記憶胞10c之第一通閘電晶體28及第二通閘電晶體30的背閘極全都導通。雖然未被選取的記憶胞10b、10c的第一通閘電晶體28及第二通閘電晶體30只會呈現半導通狀態，也就是所謂的半選擇性干擾(Half-select Disturb)，不會實際被執行讀取動作。比起第1圖使用6T的記憶胞而言，由於讀取時，沿著水平方向未被選取的記憶胞10b的第一通閘及第二通閘電晶體只有其中一個閘極是導通的，故其Half-select Disturb可以被mitigate。同時，第2圖的架構仍未解決第1圖中，由於讀取干擾(Read Disturb)所造成的靜態雜訊邊界(RSNM)下降，甚至可能翻掉儲存資料點的可能性，並限制了所可到的最低操作電壓。除此之外，單一閘極於導通狀態下所產生的漏電流，會漸漸地釋放掉位元線BL1或BR1上的電壓，而造成讀取錯誤，也就是說，沿著被選取記憶胞的垂直方向，此些記憶胞由於其通閘電晶體的背閘極為導通的而呈現半導通的狀態，隨著一條位元線上掛著的記憶胞數量的增加，此些半導通電晶體所產生的漏電流可能會使得被選取的記憶胞儲存的資料翻掉而造成讀取資料錯誤。同時由於極微小尺寸的元件其更為嚴重的製程變異以及元件本質變異，因此更加限制了一個位元線上所能允許的單元數目。
    有鑑於此，本發明遂針對上述先前技術之缺失，提出一種靜態隨機存取記憶體，以有效克服上述之該等問題。
    本發明之主要目的在提供一種靜態隨機存取記憶體，將原本6T靜態隨機存取記憶體改成獨立閘極控制之7T靜態隨機存取記憶體，以改善半選擇性干擾以及讀取時靜態雜訊邊界，進而解決資料讀取錯誤的問題。
    本發明之另一目的在提供一種靜態隨機存取記憶體，其將儲存資料點與讀取電路路徑分開，以達到無干擾及提升優異的讀取穩定性。
    本發明之再一目的在提供一種靜態隨機存取記憶體，使用鰭狀電晶體作為兩個可獨立閘極控制之功能，可以提供更多的功能性來增加記憶胞的穩定性，以及對於本質參數變異的免疫性。獨立閘極控制和傳統平面CMOS相比，能達到相同的功能，使用鰭狀電晶體(FinFET)可具體簡化靜態隨機存取記憶體整體的電路佈局及有效縮小面積，因此能製造出較高密度態隨機存取記憶體。
    為達上述之目的，本發明提供一種靜態隨機存取記憶體，包括一記憶單元陣列，係供存取至少一資料(每一cell可儲存一資料，於實施例中詳述即可)，記憶單元陣列包含複數個記憶單元，每一記憶單元包含一交叉耦接之第一反相器及第二反相器、連接第一反相器之第一控制鰭狀電晶體以及連接第二反相器之一第二控制鰭狀電晶體。複數個第一、第二位元線，在讀取資料時，提供一高電位電壓，也就是先將第一、第二位元線預先充電至高電位為1，而當記憶單元進行讀取或寫入時，BL及BLB是floating狀態。每一第一、第二位元線分別連接第一控制鰭狀電晶體及第二控制鰭狀電晶體。複數個讀取控制線，每一讀取控制線連接同一水平方向的此些記憶單元，被選取到的記憶單元，讀取控制線即提供一讀取電壓予記憶單元。
    複數個讀取控制鰭狀場效電晶體，每一讀取控制鰭狀場效電晶體連接每一記憶單元及第二位元線，用以控制資料讀取；其中，每一讀取控制鰭狀場效電晶體包含一第一控制閘極，連接第一反相器之一第一儲存節點，目的在於：為了考慮資料儲存的各種拓僕，因此藉由上述之電路連接設計可以使漏電流較低；一第二控制閘極，連接對應之讀取控制線；一汲極，連接第二位元線；及一源極。複數個讀取電壓控制線，每一讀取電壓控制線連接源極，決定此些記憶單元連接的電壓舉例來說，第一控制閘極及第二控制閘極皆為高電位時，讀取控制鰭狀場效電晶體呈導通狀態，第一控制閘極或第二控制閘極為高電位時，讀取控制鰭狀場效電晶體呈半導通狀態，當記憶單元被選取為讀取狀態時，則讀取電壓控制線連接至地，而未被選取為讀取狀態時，則讀取電壓控制線連接至電壓源之電位；如此一來，可有效降低漏電流的問題。複數個保持電路，於第二位元線為高電位時，為了補償讀取控制鰭狀場效電晶體於半導通時，所產生之漏電流及第二位元線之壓降損失，也就是說，沿著被選取的記憶單元，其垂直方向上連接同一位元線的半導通讀取控制鰭狀場效電晶體所產生的漏電流。故提供一保持電壓，每一保持電路係連接同一垂直方向的此些記憶單元。因此，利用讀取電壓控制線及保持電路能有效改善錯誤讀取的機率。
    底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
    隨著bulk CMOS元件繼續微縮漸達到物理極限，鰭狀場效電晶體元件由於有比較好的短通道效應、較好的次臨界擺幅、較小的漏電流以及因為使用輕微參雜或沒有參雜的矽鰭而有較佳的變異(RDF)免疫能力，故被視為下一世極有潛力的靜態隨機存取記憶體。因此，本發明提出了新的使用獨立閘極控制的鰭狀場效電晶體(FinFET)靜態隨機存取記憶體(Independently-controlled-Gate(IG) 7T FinFET SRAM cell,IG-7T)。這個架構除了使用獨立閘極超高臨界電壓的鰭狀場效電晶體(super-high-VT FinFET)達到類似堆疊性質，以消除讀取干擾以及半選取干擾之外，同時使用保持電路和讀取電壓控制，來降低讀取時位元線上的漏電流，避免操作於較低電壓下容易發生讀取錯誤的問題。
    如第3圖所示，靜態隨機存取記憶體包含一記憶單元陣列32、複數個第一位元線(如BL1及BL2)34、複數個第二位元線(如BLB1及BLB2)36(容後介紹)、複數個讀取控制線(如RWL1及RWL2)38、複數個讀取控制鰭狀場效電晶體40；複數個讀取電壓控制線(VSS control)42及複數個保持電路44。
    為瞭解本發明之新穎的電路設計架構，在此先詳述每個元件之細部結構及連接關係，首先，記憶單元陣列32包含複數個記憶單元，在此以四個記憶單元46a、46b、46c及46d為例說明，其中每一記憶胞的結構皆相同，在此以記憶單元46a為例，來進一說明細部結構，其每一記憶單元46包含一交叉耦接之第一反相器48及第二反相器50、一第一控制鰭狀電晶體52以及一第二控制鰭狀電晶體54。其中，第一反相器48之一第一儲存節點56連接第一控制鰭狀電晶體52之汲極，第一位元線(BL1)34連接於記憶單元46a、46c中的第一控制鰭狀電晶體52之源極；第二反相器50之一第二儲存節點58連接第二控制鰭狀電晶體54之汲極，第二位元線(BLB1)36連接第二控制鰭狀電晶體54之源極。另，第一位元線(BL2)34連接於記憶單元46b、46d中的第一控制鰭狀電晶體52之源極；第二反相器50之一第二儲存節點58連接第二控制鰭狀電晶體54之汲極，第二位元線(BLB2)36連接第二控制鰭狀電晶體54之源極。
    此些讀取控制線38在此以二個每一讀取控制線，如RWL1、RWL2為例說明，其中，RWL1 38連接同一水平方向的此些記憶單元46a、46b，被選取到的記憶體單元46a、46b，其讀取控制鰭狀場效電晶體40之源極都會被予一讀取電壓。另，RWL2連接同一水平方向的此些記憶單元46c、46d，被選取到的記憶單元46c、46d，其讀取控制鰭狀場效電晶體40之源極都會被予一讀取電壓。
    每一讀取控制鰭狀場效電晶體40連接每一記憶單元及第二位元線，如圖所示，讀取控制鰭狀場效電晶體40之數量配合四個記憶單元，其中二個讀取控制鰭狀場效電晶體40分別對應連接記憶單元46a、46c及第二位元線(BLB1)36；另外二個讀取控制鰭狀場效電晶體40分別對應連接記憶單元46b、46d及第二位元線(BLB2)36；上述讀取控制鰭狀場效電晶體40係用以控制資料讀取。
    其中，每一讀取控制鰭狀場效電晶體40包含一第一控制閘極(如前閘極)60、一第二控制閘極(如背閘極)62、一汲極64及一源極66；第一控制閘極60連接第一反相器48之第一儲存節點56，目的在於：為了考慮資料儲存的各種拓僕，因此藉由上述之電路連接設計可以使漏電流較低。第二控制閘極62連接對應之讀取控制線38，例如記憶單元46a及46b中的第二控制閘極62係同時連接於讀取控制線(RWL1)38；記憶單元46c及46d中的第二控制閘極62係同時連接於讀取控制線(RWL2)38。每一汲極64連接對應之第二位元線36，例如記憶單元46a及46c中的汲極64係同時連接於第二位元線(BLB1)36；記憶單元46b及46d中的汲極64係同時連接於第二位元線(BLB2)36。
    每一讀取電壓控制線42分別連接每一讀取控制鰭狀場效電晶體40之源極66，當某一記體單元被選取為讀取狀態時，此記憶體之讀取電壓控制線42則會連接到地。
    此些保持電路44在此以二個為例說明，分別連接於第二位元線(BLB1及BLB2)，且一個每一保持電路44連接同一垂直方向的此些記憶單元46a、46c，另一個保持電路44連接同一垂直方向的此些記憶單元46b、46d。上述之二保持電路44可於第二位元線36為高電位時，提供一保持電壓。
    靜態隨機存取記憶體更包含複數個寫入位元選擇線68及複數個寫入控制線70，其中，本實施例中係以二個寫入位元選擇線，如WBS1及WBS2為例說明；二個寫入控制線WL1及WL2為例說明。WBS1係連接同一垂直方向的此些記憶單元46a、46c；WBS2係連接同一垂直方向的此些記憶單元46b、46d。上述之寫入位元選擇線68係用來，決定此些記憶單元46a、46b、46c、46d是否為寫入狀態，舉例來說，只有WL1及WBS1或是WL2及WBS2其中一組同時導通的記憶單元，始作為被選取的記憶單元。
    再者，且每一記憶單元之第一控制鰭狀電晶體52及第二控制鰭狀電晶體54之一前閘極係連接每一寫入控制線70，例如記憶單元46a、46b之第一控制鰭狀電晶體52及第二控制鰭狀電晶體54之前閘極係連接於WL1；記憶單元46c、46d之第一控制鰭狀電晶體52及第二控制鰭狀電晶體54之前閘極係連接於WL2。第一控制鰭狀電晶體52及第二控制鰭狀電晶體54之一背閘極係連接每一寫入字元選擇線68，例如記憶單元46a、46c之第一控制鰭狀電晶體52及第二控制鰭狀電晶體54之背閘極係連接於WBS1；記憶單元46b、46d之第一控制鰭狀電晶體52及第二控制鰭狀電晶體54之背閘極係連接於WBS2。
    每一寫入控制線(WL1)70係連接同一水平方向的此些記憶單元46a、46b，係控制第一位元線(BL1、BL2)34及第二位元線(BLB1、BLB2)36之資料寫入對應之記憶單元46a、46b中。
    瞭解上述元件之間的連接關係之後，後續將一一說明如何應用此靜態隨機存取記憶體的設計，來可提升整體靜態隨機存取記憶體在讀取時的穩定度，以及將讀取與寫入電流路徑分開操作，以解決漏電流的問題。
    首先，以讀取操作方式為例，先將二個寫入位元選擇線(WBS1及WBS2)68及二個寫入控制線70(WL1及WL2)同時關閉；在保持操作方式時，寫入位元選擇線68及寫入控制線70為低電壓狀態。舉例來說，先把第一位元線(BL1)34及第二位元線(BLB1)36先預先充電到高電位為1的狀態，當記憶單元46a被選取為讀取狀態時，其對應讀取控制線(RWL1)38會提供一讀取電壓，使讀取控制鰭狀場效電晶體40的第二控制閘極62導通，呈高電位狀態；同時，沿著記憶單元同一水平方向的此些記憶單元40a、46b，其對應的讀取控制鰭狀場效電晶體40的第二控制閘極62也會根據讀取電壓而導通。值得注意的是，被選取的記憶單元，沿著同一水平方向的記憶單元46a、46b，其對應的讀取電壓控制線42會將讀取控制鰭狀場效電晶體40的源極66都連接至地，使電位為0。若第一儲存節點(VL)為1時，則讀取控制鰭狀場效電晶體40的第一控制閘極60會導通，因此第二位元線(BLB1)36被成功放電。
    若第一儲存節點(VL)為0時，則讀取控制鰭狀場效電晶體40的第一控制閘極60會截止，因此第二位元線(BLB1)36會維持在高電壓。如此一來，可藉由各種感測器的技巧來辦別存取資料為0或1。此外，於第二位元線(BLB1)36為高電位時，提供一保持電壓，係為了補償讀取控制鰭狀場效電晶體40於半導通時，也就是沿著同一垂直方向記憶單元46c上的讀取控制鰭狀場效電晶體40所產生之漏電流及第二位元線(BLB1)36之壓降損失。因此，利用讀取電壓控制線42及保持電路44能有效改善錯誤讀取的機率。其中，未被選取的此些記憶單元46c，其對應的讀取電壓控制線42將讀取控制鰭狀場效電晶體40的源極66連接至電壓源之電位(VDD)，藉此，降低漏電流產生，進而可有效解決習知漏電流的問題。
    接續，係將先前技術之兩種SRAM架構係為第1圖及第2圖所描述的6T(六顆電晶體)、6T-Column-Decoupled(交叉點結構)與本發明提供的IG-7T(六顆電晶體)的SRAM架構作進一步的比較說明。請同時配合第4圖所示，為本發明操作電壓(VDD)為0.5伏特(V)至0.8伏特(V)，可容許讀取靜態雜訊限度(RSNM)比較曲線圖，由圖中可得知，本發明擁有讀取時無干擾的架構，當操作電壓VDD=0.5V時，相較於6T及6T-Column-Decoupled記憶單元，分別增加約132毫伏特(mV)與70毫伏特(mV)，可改善6T的讀取穩定度最佳達到307%。當操作電壓VDD=0.7V下，相較於6T及6T-Column-Decoupled記憶單元，在RSNM上面分別改善了258%及80%，因此遠優於先前技術的SRAM的架構。
    接續，以寫入操作方式為例，先關閉讀取控制線(RWL1及RWL2)38，當記憶單元46a被選取為寫入狀態時，寫入位元選擇線(WBS1)68為高電位狀態，使第一控制鰭狀電晶體52及第二控制鰭狀電晶體54之背閘極導通。若第一儲存節點56為0，第二儲存節點58為1，則將第一位元線(BL1)34充電至高電位，而第二位元線(BLB1)36接至地，電位為0。此時，即可開啟寫入控制線(WL1)70，使第一控制鰭狀電晶體52及第二控制鰭狀電晶體54之前閘極導通。由於寫入字元選擇線(WBS1)68及寫入控制線(WL1)70皆為高電位，故可控制第一位元線(BL1)34及第二位元線(BLB1)36之資料寫入對應之記憶單元46a中。再舉例，若欲使第一儲存節點56做寫入1的動作，而第二儲存節點58做寫入0的動作，同理上述之作動原理，如此資料即可成功被寫入。此外，若要保存資料，只要將寫入控制線(WL1)70及讀取控制線(RWL1)38同時關閉，即可藉由此些記憶單元46a保存內部資料。當然，任一個被選取作動的記憶單元46b、46c、46d都與上述所舉例記憶單元46b的動作原理一樣。
    由上述可得知，本發明係將寫入與讀取電路路徑分開，以達到優異的讀取穩定性，更進一步而言，本發明使用鰭狀電晶體作為兩個可獨立閘極控制之功能，以具體簡化靜態隨機存取記憶體整體的電路佈局及有效縮小面積，因此能製造出較高密度靜態隨機存取記憶體，進而提升記憶單元的穩定度及對製程參數變異的免疫力。
    唯以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍。故即凡依本發明申請範圍所述之特徵及精神所為之均等變化或修飾，均應包括於本發明之申請專利範圍內。
    10a、10b、10c、10d．．．記憶胞
    12、14．．．反相器
    16、22．．．儲存節點
    18、24．．．P型電晶體
    20、26、34、38．．．N型電晶體
    28．．．第一通閘電晶體
    30．．．第二通閘電晶體
    32．．．記憶單元陣列
    34．．．第一位元線
    36．．．第二位元線
    38．．．讀取控制線
    40．．．讀取控制鰭狀場效電晶體
    42．．．讀取電壓控制線
    44．．．保持電路
    46a、46b、46c、46d．．．記憶單元
    48．．．第一反相器
    50．．．第二反相器
    52．．．第一控制鰭狀電晶體
    54．．．第二控制鰭狀電晶體
    56．．．第一儲存節點
    58．．．第二儲存節點
    60．．．第一控制閘極
    62．．．第二控制閘極
    64．．．汲極
    66．．．源極
    68．．．寫入位元選擇線
    70．．．寫入控制線
    第1圖為先前技術之6T靜態隨機存取記憶體之示意圖。
    第2圖為先前技術之6T-Column-Decoupled靜態隨機存取記憶體之示意圖。
    第3圖為本發明之7T獨立閘極控制靜態隨機存取記憶體之示意圖。
    第4圖為本發明操作電壓時可容許讀取靜態雜訊邊界的比較曲線圖。
    32．．．記憶單元陣列
    34．．．第一位元線
    36．．．第二位元線
    38．．．讀取控制線
    40．．．讀取控制鰭狀場效電晶體
    42．．．讀取電壓控制線
    44．．．保持電路
    46a、46b、46c、46d．．．記憶單元
    48．．．第一反相器
    50．．．第二反相器
    52．．．第一控制鰭狀電晶體
    54．．．第二控制鰭狀電晶體
    56．．．第一儲存節點
    58．．．第二儲存節點
    60．．．第一控制閘極
    62．．．第二控制閘極
    64．．．汲極
    66．．．源極
    68．．．寫入位元選擇線
    70．．．寫入控制線
    权利要求:
    Claims (10)
    [1] 一種靜態隨機存取記憶體，包括：一記憶單元陣列，係供存取至少一資料，該記憶單元陣列包含複數個記憶單元，每一該記憶單元包含一交叉耦接之第一反相器及第二反相器、連接該第一反相器之一第一控制鰭狀電晶體以及連接該第二反相器之一第二控制鰭狀電晶體；複數個第一、第二位元線，每一該第一、第二位元線分別連接該第一控制鰭狀電晶體及該第二控制鰭狀電晶體；複數個讀取控制線，提供一讀取電壓，每一該讀取控制線連接同一水平方向的該些記憶單元；複數個讀取控制鰭狀場效電晶體，每一該讀取控制鰭狀場效電晶體連接每一該記憶單元及該第二位元線，係控制該資料讀取，每一該讀取控制鰭狀場效電晶體包含：一第一控制閘極，連接該第一反相器之一第一儲存節點；一第二控制閘極，連接對應之該讀取控制線；一汲極，連接該第二位元線；及一源極；複數個讀取電壓控制線，每一讀取電壓控制線連接該源極，決定該些記憶單元連接之電壓；及複數個保持電路，於該第二位元線為高電位時，提供一保持電壓，每一該保持電路係連接同一垂直方向的該些記憶單元。
    [2] 如請求項1所述之靜態隨機存取記憶體，其中該第一控制閘極及該第二控制閘極皆為高電位時，該讀取控制鰭狀場效電晶體呈導通狀態。
    [3] 如請求項1所述之靜態隨機存取記憶體，其中該第一控制閘極或該第二控制閘極為高電位時，該讀取控制鰭狀場效電晶體呈半導通狀態。
    [4] 如請求項1所述之靜態隨機存取記憶體，其中被選取之其中一該記憶單元為讀取狀態時，則水平方向之該些記憶單元之該讀取電壓控制線連接至地。
    [5] 如請求項1所述之靜態隨機存取記憶體，其中該些記憶單元未被選取為讀取狀態時，則該讀取電壓控制線連接至電壓源之電位。
    [6] 如請求項1所述之靜態隨機存取記憶體，其中該保持電壓係補償該讀取控制鰭狀場效電晶體於半導通時，所產生之漏電流及該第二位元線之壓降損失。
    [7] 如請求項1所述之靜態隨機存取記憶體，更包括：複數個寫入位元選擇線，每一該寫入字元選擇線係連接同一垂直方向的該些記憶單元，決定該些記憶單元是否為寫入狀態；及複數個寫入控制線，每一該寫入控制線係連接同一水平方向的該些記憶單元，係控制該第一位元線及該第二位元線之資料寫入對應之該記憶單元中。
    [8] 如請求項7所述之靜態隨機存取記憶體，其中至少一該寫入字元選擇線及該寫入控制線為高電位時，控制該第一位元線及該第二位元線之資料寫入對應之該記憶單元中。
    [9] 如請求項7所述之靜態隨機存取記憶體，其中每一該記憶單元之該第一控制鰭狀電晶體及該第二控制鰭狀電晶體之一前閘極係連接每一該寫入控制線，該第一控制鰭狀電晶體及該第二控制鰭狀電晶體之一背閘極係連接每一該寫入字元選擇線。
    [10] 如請求項7所述之靜態隨機存取記憶體，其中該些寫入控制線及該些讀取控制線同時為關閉狀態時，則藉由該些記憶單元保存內部該資料。
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